Skip to content

zzc的笔记本

首页

Initializing search

首页
尝试
CTF
计组
ADS
概统
大物乙2
马原
大学文化与传承
社会心理学
Verilog 学习

zzc的笔记本

首页
尝试
尝试
- test1
CTF
CTF
- 首页
计组
计组
- 首页首页
  Table of contents
  - Content
- 第一节
- 第二节
ADS
ADS
- 首页
- AVL Splay Amortize
  AVL Splay Amortize
- Red-Black and B+
  Red-Black and B+
- Inverted File Index
  Inverted File Index
- Leftist Heap
  Leftist Heap
概统
概统
- 首页
- 第一章随机事件与概率
  第一章随机事件与概率
  - 1.1 随机事件及其运算
大物乙2
大物乙2
- 首页
- 大物实验
  大物实验
  - 简介
  - 绪论
马原
马原
- 首页
大学文化与传承
大学文化与传承
- 首页
社会心理学
社会心理学
- 论文写作指导
- 第一节课
Verilog 学习
Verilog 学习
- 首页
- 快速开始
  快速开始
  - 1-Step one
  - 2-Zero
- 语法
  语法
  - 基础
    基础
    
    1-Simple wire
    
    2-Wire4
    
    3-Not gate
    
    4-And gate
    
    5-Nor gate
    
    6-Xnor gate
    
    7-Declaring wires
    
    8-7458 chip
  - 向量
    向量
    
    1-Vectors
    
    2-Vectors in more detial
    
    3-Vector part select
    
    4-Bitwise operators
    
    5-Four input gates
    
    6-Vector concatenation operator
    
    7-Vector reversal 1
    
    8-Replication operator
    
    9-More replication
  - 模块
    模块
    
    1-Modules
    
    2-Connecting ports by position
    
    3-Connecting ports by name
    
    4-Three modules
    
    5-Modules and vectors
    
    6-Adder 1
    
    7-Adder 2
    
    8-Carry-select adder
    
    9-Adder-subtractor
  - 过程
    过程
    
    1-Always blocks (combinational)
    
    2-Always blocks (clocked)
    
    3-If statement
    
    4-If statement latches
    
    5-Case statement
    
    6-Priority encoder
    
    7-Priority with casez
    
    8-Avoiding latches
  - 更多verilog特点
    更多verilog特点
    
    1-Conditional ternary operator
    
    2-Reduction operators
    
    3-Reduction Even wider gates
    
    4-Combinational for-loop Vector reversal 2
    
    5-Combinational for-loop 255-bit population cout
    
    6-Generate for-loop 100-bit binary adder2
    
    7-Generate for-loop 100-digit BCD adder

Table of contents

Content

计算机组成¶

Content¶