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  - 1.1 随机事件及其运算
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    1-Simple wire
    
    2-Wire4
    
    3-Not gate
    
    4-And gate
    
    5-Nor gate
    
    6-Xnor gate
    
    7-Declaring wires
    
    8-7458 chip
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    向量
    
    1-Vectors
    
    2-Vectors in more detial
    
    3-Vector part select
    
    4-Bitwise operators
    
    5-Four input gates
    
    6-Vector concatenation operator
    
    7-Vector reversal 1
    
    8-Replication operator
    
    9-More replication
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    模块
    
    1-Modules
    
    2-Connecting ports by position
    
    3-Connecting ports by name
    
    4-Three modules
    
    5-Modules and vectors
    
    6-Adder 1
    
    7-Adder 2
    
    8-Carry-select adder
    
    9-Adder-subtractor
  - 过程
    过程
    
    1-Always blocks (combinational)
    
    2-Always blocks (clocked)
    
    3-If statement
    
    4-If statement latches
    
    5-Case statement
    
    6-Priority encoder
    
    7-Priority with casez
    
    8-Avoiding latches
  - 更多verilog特点
    更多verilog特点
    
    1-Conditional ternary operator
    
    2-Reduction operators
    
    3-Reduction Even wider gates
    
    4-Combinational for-loop Vector reversal 2
    
    5-Combinational for-loop 255-bit population cout
    
    6-Generate for-loop 100-bit binary adder2
    
    7-Generate for-loop 100-digit BCD adder

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